毕业实习总结报告

写于1999年10月28日，看了第七章才知道原来我写实习报告也很有幽默感…… 毕业实习总结报告

电子与信息技术

xxx班

Charlwin No.9

同组：Neville Chen philip Gao

一、 设计名称

简易数字频率计

二、 设计任务

设计一台至少5位数字显示的简易频率计。

三、设计目的

1、熟悉GAL器件的结构，了解ABEL编程语言及其编程方法。

2、熟悉EDA软件Lattice Synario的设计环境和方法。

3、掌握数字频率计的工作原理及其设计方法。

4、掌握计数器和分频器的原理及其设计方法。

四、设计要求

1、基本要求

(1)频率测量

a. 测量范围：信号：方波，正弦波;

幅度：0.5V至5V;

频率：1Hz～100KHz;

b. 测量误差：≤0.1%;

(2)显示器：实现十进制数字显示，显示位数为5位。

(3)自行设计并制作时钟电路，所配晶振为32768Hz。

五、实验器件

1、Lattice ISp 1016 pLCC60C 可编逻辑阵列一片。

2、8段发光二极管显示器5个，CD4511 BCD译码器5片。

3、32768Hz晶体振荡器一个，IC 7411一片，电容、电阻若干。

六、基本原理与设计过程

1、流程图

2、实验原理图

实现频率测量，应使被测信号在1秒的闸门时间内用数字计数器计数，并将结果显示出来。因为我们使用的是1秒的标准信号，所以显示出来的结果就是被测信号的频率值。

根据以上理论，我们设计的实验原理图如下：

3、图中各模块电路的功能与实现方法如下：

1) 时钟电路

受条件限制，我们使用的是32768Hz的晶体振荡器。为产生32768Hz的时钟信号，我们采用了下图的振荡电路：

测量输出为32763Hz(与所需信号约有0.015%的误差)、幅度为5V、占空比为50%的方波。

2)分频器

为实现宽度为1秒的闸门信号, 将32768Hz时钟信号进行216(即32768)次分频, 便可得到1秒的闸门信号, 我们采用一个16位的二进制计数器进行分频，其中，16位二进制计数器又以五个4位二进制计数器级联组成。4位二进制计数器原理图如下。

以上为使用T触发器组成的同步带进位二进制计数器，电路为标准电路，根据数字电路教科书范例修改而成。其中，Q4，Q3，Q2，Q1分别为四位输出，T为输入脉冲信号，CLK为同步时钟，C为进位输出。用五个4位二进制计数器级联(因为要考虑占空比，所以空出最低一个计数器的最低端不用，故需要在最高端补回一个计数器，共需要五个计数器)就形成16位二进制计数器，原理图如下。

图中C4单元即上面的4位二进制计数器，它们的Q4-Q1分别与本图中的Q14-Q1相连;Q15为最高端的.计数器的Q1、Q2信号“与”的结果;CLK为同步时钟，VCC为高电平，C为溢出标志。闸门时间由Q15输出。Q15输出的信号的频率为0.5Hz，周期为2秒，因为占空比为50%，因而可以产生1秒的闸门时间。这个计数器还空出两个扩展端口，即最高端计数器的Q3、Q4位，可用来实现控制脉冲及扩展部分。

3)闸门电路

上图中，FX输入为需要测试的外部信号，CLEAR为控制电路输出的清零信号，CK为控制电路输出的时钟信号，COUT为输出给十进制计数器的时钟信号。这个电路将控制电路输出的信号处理成闸门信号，并与被测信号相“与”，产生需要测试的一段脉冲，并从COUT输出给同步十进制计数器作同步时钟，从而达到计算脉冲个数的目的。

4)控制脉冲发生器

整个电路的控制信号有两个，分别是计数器清零信号和显示锁存信号，两信号的时序如下：当闸门开启前，必须给一个清零信号给计数器清零，从而使计数器在闸门开启的时间内从零开始计数。当闸门信号关闭时，计数器也停止计数。此时将计数结果送到显示电路显示。在计数器计数过程中，显示电路必须锁定，即不显示计数器的计数过程，而仅将每次的计数结果显示出来。因此，要在闸门关闭的时间范围内给一个脉冲来控制显示电路的输入。我们使用了ABEL语言来构造这个模块，程序如下：

MODULE NAND16_1

"Inputs

A0,A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,A12,A13,A14,A15 pin;

"Outputs

V,LS,CTRL pin;

Equations

V= A0 & !A1 & A2 & A3 & A4 & A5 & A6 & A7 & A8 & A9 & A10 & A11 & A12 & A13 & !A14 & !A15;

LS= !A0 & !A1 & !A2 & !A3 & !A4 & !A5 & !A6 & !A7 & !A8 & !A9 & !A10 & !A11 & !A12 & !A13 & !A14 & A15;

CTRL= A0 & A1 & A2 & A3 & A4 & A5 & A6 & A7 & A8 & A9 & A10 & A11 & A12 & A13 & !A15;

END

由于我们设计的十进制计数器的清零信号是高电平有效的，因此我们取闸门开启前的最后一个时钟脉冲作为清零信号V，这样则有V= A0 & !A1 & A2 & A3 & A4 & A5 & A6 & A7 & A8 & A9 & A10 & A11 & A12 & A13 & !A14 & !A15 。对于显示锁存信号，由于译码器CD4511的锁存输入端是低电平有效，但我们在该模块清零信号输出后又加了一个反相器才从芯片输出到显示电路，所以我们选取闸门信号结束后的第一个时钟作为显示锁存信号LS，LS= !A0 & !A1 & !A2 & !A3 & !A4 & !A5 & !A6 & !A7 & !A8 & !A9 & !A10 & !A11 & !A12 & !A13 & !A14 & A15。控制信号CTRL则被送入闸门电路中作时钟信号。它是一个当分频器计数到16383或32767时产生的一个脉冲信号，故CTRL= A0 & A1 & A2 & A3 & A4 & A5 & A6 & A7 & A8 & A9 & A10 & A11 & A12 & A13 & !A15。

5)刷新时间控制电路

为实现刷新时间在1秒，0.1秒，0.01秒变换，就必须对分频器进行预置。因为时钟为32768Hz，则1秒共有32768个时钟脉冲，预置数为32768-32768=0=(0000)16，即不用进行置位;而0.1秒约有3277个时钟脉冲, 则预置数为32768-3277=29491=(7333)16，0.01秒约等于328个时钟，预置数为32768-328=32440=(7EB8)16。我们对外部的选择进行编码，设(00)为1秒，(01)为0.1秒，(10)为0.01秒。为避免电路进入(11)的挂起现象，增设(11)为缺省值1秒。将四个状态用两位编码，输出到分频器，分频器根据不同的状态分别对二进制计数器进行预置初始值，就可以动态地对信号进行取样了。由于时间及器件的局限，本模块并没有在实际电路中实现，特此说明。

6)5位十进制计数器

该计数器是在闸门开启时间内对被测信号进行十进制计数，并以BCD码方式输出。它由5个同步十进制加法计数器组成，为避免异步造成的时间延迟，我们采用同步进位，这也是一个标准电路。每个同步十进制加法计数器模块的电路如下：

图中Q1，Q2，Q4，Q8即8421码对应各位，C为进位;T为控制T触发器翻转的脉冲信号：最低级直接连VCC，以上每一级需要的T都由下面各级的进位C相“与”产生;RST为清零信号输入;CLK为控制各十进制计数器的同步时钟信号。

7)显示电路

显示电路是将5位十进制同步计数器输出的BCD码寄存起来并转换为十进制数字在LED显示出来。具体电路如下图：

4、总电路图

如下图：

七、测试过程中遇到的问题及解决方法

1、在编译某一个模块时，系统常出现某些输入节点出现不稳定状态而导致出错的信息。经分析，我们知道了在模块中的输入节点是不能悬空的，要么接一个I/0 pAD,要么接电源或地，否则就会出现状态不稳定。

2、在ABEL语言程序的编译中，系统常出现模块没有时钟信号的错误提示。这是因为在Lattice Synario中，为了增加设计的灵活性，允许不同模块中采用不同的时钟信号。因而在ABEL语言编程时，必须定义模块的时钟信号，格式为=CLK。其中，OUT为模块输出，CLK为定义的时钟信号，则是变量OUT的点扩展属性。

3、在整个工程的编译中，多次出现设计所需的GLB超出芯片的GLB数的出错提示。经分析，ISp 1016的内部提供的GLB为16个。GLB，即通用逻辑阵列块，是一个与或阵列。对于一般的逻辑与非结构，基本不占用GLB资源;但寄存器却占用大量GLB资源。经推算，我们估计大约四个寄存器便要占用一个GLB资源。因而程序中不能用太多的寄存器，否则就很容易超出16个的限制。解决的方法可以是用与门、或门和非门等分立电路来表示寄存器，以减少GLB的消耗，但这样可能会造成时延。另外一个办法是将某些电路移出芯片，用分立元件来实现。

4、在接线过程中，我们发现ISp 1016的管脚并没有和电路板的输出脚连接，而且电路板的输出脚号与ISp 1016的管脚号也并非一一对应。因此我们使用了万用表，在ISp芯片的管脚与电路板的输出脚之间测量其是否短路，以确定其对应关系。

5、由于所用电路板经长期使用，某些内部线路已出现断路，致使电路不能正常输出和显示。对此，我们使用了万用表测量判断其是否连通。若断路，则将元件往旁边移位;如果位置上受限制无法移动元件，则用导线直接连接。个别节点还出现松动，我们便将粗导线插进去，补满空隙以保证接触良好。

7、在电路的调试中，我们发现所设计的电路的抗干扰能力比较差。当我们测量100kHz的信号时，结果往往只有30k～40kHz;但如果我们将示波器的电容探头接到时钟信号输入时，结果就为92kHz;如果轻轻碰一下CD4511或者有人在电路旁走过时，显示结果就又会有明显的下降，大约降到60～70kHz;当人远离电路半米左右，则结果又会回到92kHz。我们认为这是由于电路中分布电容的影响，亦有可能是闸门信号的上升沿和下降沿不稳定所致。解决方法为：在晶振电路中加大电阻和在振荡电路输出加一级反相器来提高上升沿和下降沿的稳定性。

八、感受与经验

通过本次毕业实习，我巩固了在“电子测量”方面所学的知识，并学习了p